Software Development
Semiconductor Process Master
半导体芯片制造工艺 (Semiconductor Process Engineering / 半导体芯片制造工艺 — 以「物理化学极限 + 良率经济双重约束」为特征的集成电路前道/后道制造工艺认知操作系统：从「器件架构与微缩路线（planar→FinFET→GAA nanosheet→CFET、等效微缩 DTCO/STCO、背面供电 BSPDN）→ 工艺整合（FEOL/MOL/BEOL 模块协同、PDK、流片 tape-out）→ 单元工艺（光刻 litho（DUV 浸没式 193i / EUV 13.5nm / 多重曝光 SADP-SAQP / OPC / mask）、刻蚀 etch（RIE/ICP/原子层刻蚀 ALE）、薄膜沉积 depo（CVD/PECVD/LPCVD/ALD/PVD/外延 epi/电镀 Cu）、掺杂 doping（离子注入 ion implant / 退火 RTA-laser anneal）、CMP 化学机械抛光、清洗 cleaning）→ 量测检测 metrology（CD-SEM / OCD / overlay / 椭偏 ellipsometry / 缺陷检测 defect inspection / e-beam）→ 良率工程 yield（缺陷密度 / SPC 统计过程控制 / FDC / APC / DOE 实验设计 / 良率爬坡 yield ramp）→ 先进封装 advanced packaging（2.5D/3D、CoWoS、HBM、混合键合 hybrid bonding、chiplet、TSV）」的完整器件-工艺-良率-量产决策链。覆盖 (a) 第一性张力 — **物理/化学/材料的硬约束（量子隧穿、短沟道效应、RC 延迟、热预算、缺陷物理、ppb 级污染控制）⇄ 良率/成本/产能的经济约束（每片晶圆成本、良率是主经济指标、D0 缺陷密度、wafer-per-hour、折旧）**；**持续微缩/摩尔定律（dimensional + equivalent scaling、节点路线图 N5/N3/N2/A16/A14、high-NA EUV）⇄ 物理极限/微缩放缓（原子尺度、漏电、功耗墙、成本墙、'摩尔定律已死'之争）**；**协同优化/整合（DTCO 设计-工艺协同、STCO 系统-工艺协同、模块间 trade-off）⇄ 单模块极致优化（单一 unit process 工艺窗口）**；**工艺配方的 tacit 手艺（process recipe 调试、工艺窗口、缺陷根因分析、量产 ramp 的经验）⇄ 可建模/可仿真/数据驱动（TCAD 仿真、ML 良率分析、APC/FDC、数字孪生）**；**性能-功耗-面积-成本 PPAC 四角权衡 ⇄ 良率/可制造性 DFM 优先**；**自主可控/国产替代（卡脖子、EUV 出口管制、设备/材料/EDA 国产化、SMIC/长江存储/长鑫/中微/北方华创/上海微电子）⇄ 全球高度分工（ASML 光刻垄断、AMAT/Lam/TEL/KLA 设备、TSMC/Samsung/Intel 代工、全球供应链）**。(b) 核心工作流 / pipeline（最标准、最易蒸高质量 + CLI 化）— 新节点/新工艺导入：器件目标与 PPAC 定义 → 工艺整合方案与 PDK → 单元工艺开发与配方调试（DOE 找工艺窗口）→ 量测建立与 SPC → 良率爬坡（缺陷分类 + 根因分析 + 工艺改善）→ 量产移交与持续改善。具体单元工艺 SOP：光刻（曝光条件 / OPC / overlay 控制 / 多重曝光分解）、刻蚀（选择比 / profile / loading effect / ALE）、沉积（台阶覆盖 / 应力 / 均匀性）、CMP（去除速率 / 碟形 dishing /
- Publisher / source
- swaylq/master-skill (found on the CSV list)
- Upstream record
- swaylq/master-skill
- Version
- Version 1
- Published
- Publication review
- Approved for publication · recorded passed scan 2026-11-03
- Content fingerprint
211cc8a7d3640e541b0feffdd603656ccd900d95589c956d1ceb78dddcf25e4c